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Kits:
altera ciclone IV
ep4ce6e22c8n
altera ciclone II
ep2c5t144c8n
lattice
gal22v10d
xilinx
xl5202
CIs:
xilinx
xl3195a
xilinx
xl3064a
ENTITY nome_entidade IS
PORT(d, clk, clr : IN std_logic;
q : OUT std_logic);
END nome_entidade;
ARCHITECTURE nome_arquitetura OF nome_entidade IS
BEGIN
PROCESS (clk, clr)
BEGIN
IF clr = '0' THEN
q <= '0';
ELSIF rising_edge(clk) THEN
q <= d;
END IF;
END PROCESS;
END nome_arquitetura;
PORT(d, clk, clr : IN std_logic;
q : OUT std_logic);
END nome_entidade;
ARCHITECTURE nome_arquitetura OF nome_entidade IS
BEGIN
PROCESS (clk, clr)
BEGIN
IF clr = '0' THEN
q <= '0';
ELSIF rising_edge(clk) THEN
q <= d;
END IF;
END PROCESS;
END nome_arquitetura;
conclusão em 03/08/2022:
***** lite 21.1 *****
baixei o lite
nome entidade
nome entidade
nome arquitetura
diretório oficial
conclusão em 02/08/2022:
***** pro 22.2 *****
nome projeto
nome entidade
nome arquitetura
diretório qualquer um
https://pt.wikipedia.org/wiki/Field-programmable_gate_array
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